Nuevas ideas en torno a los códigos LDPC parte 1 (Telecomunicaciones)

  • Decodificación de flujo de gradiente para códigos LDPC (arXiv)
  • Autor: Tadashi Wadayama, Kensho Nakajima, Ayano Nakai-Kasai

    Resumen: El consumo de energía del circuito integrado se está convirtiendo en una carga significativa, particularmente para tareas de procesamiento de señales a gran escala que requieren un alto rendimiento. El proceso de decodificación de códigos LDPC es una tarea de procesamiento de señales tan pesada que exige eficiencia energética y un mayor rendimiento de decodificación. Un enfoque prometedor para reducir tanto la potencia como la latencia de un proceso de decodificación es utilizar un circuito analógico en lugar de un circuito digital. Este documento investiga un enfoque basado en el flujo de gradiente de tiempo continuo para decodificar códigos LDPC, que emplea una función de energía potencial similar a la función objetivo utilizada en el algoritmo GDBF (Gradent Descent Bit Flipping). Demostramos experimentalmente que el rendimiento de decodificación de la decodificación de flujo de gradiente es comparable al del algoritmo GDBF de modo multibit. Dado que un circuito analógico de decodificación de flujo de gradiente requiere solo operaciones aritméticas analógicas y un integrador, los avances futuros en los circuitos integrados analógicos programables pueden hacer que la implementación práctica sea factible.

    2. Memorias jerárquicas: simulación de códigos LDPC cuánticos con puertas locales (arXiv)

    Autor: Christopher A. Pattison, Anirudh Krishna, John Preskill

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    Resumen: Los códigos de verificación de paridad de baja densidad y tasa constante (LDPC) son candidatos prometedores para construir memorias cuánticas tolerantes a fallas eficientes. Sin embargo, si las puertas físicas están sujetas a restricciones de localidad geométrica, se vuelve un desafío realizar estos códigos. En este artículo construimos una nueva familia de [[N,K,D]]códigos, denominados códigos jerárquicos, que codifican una serie de qubits lógicos K = Omega(N/log(N)²). El N-ésimo elemento de esta familia de códigos se obtiene concatenando un código LDPC cuántico de tasa constante con un código de superficie; Las puertas del vecino más cercano en dos dimensiones son suficientes para implementar el circuito de extracción de síndrome correspondiente y alcanzar un umbral. Por debajo del umbral, la tasa de fallos lógicos se desvanece superpolinomialmente en función de la distancia D(N). Presentamos una arquitectura bicapa para implementar el circuito de extracción de síndrome y estimamos la tasa de falla lógica para esta arquitectura. Bajo suposiciones conservadoras, encontramos que el código jerárquico supera la codificación básica donde todos los qubits lógicos están codificados en el código de superficie.

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